VERILOG

 Sejarah Verilog

Verilog pada awalnya dimulai sebagai perangkat lunak yang memiliki bahasa dengan model perangkat keras Gateway Design Automation Inc sekitar tahun 1984. Dari rumor yang beredar, Bahasa ini dirancang dengan mengambil fitur dari bahasa HDL, paling popular pada waktu itu, yang disebut Hilo dan juga dari bahasa komputer traditional seperti C.

Verilog simulator pertama kali digunakan pada tahun 1985 dan diperpanjang substansialnya melalui pelaksanaannya pada tahun 1987. Verilog simulator pertama adalah Verilog-XL, yang menambahkan beberapa fitur yang salah satunya yang terkenal adalah "XL algoritma" yang merupakan metode yang sangat efisien untuk melakukan simulasi gerbang tingkat.

Pada akhir 1990, Cadence Design System, yang pada saat itu membuat proses film tipis simulator, memutuskan untuk membentuk Gateway sistem otomatis. Yang saat ini menjadi pemilik bahasa verilog, baik sebagai bahasa atau sebagai simulatoe. Pada saat yang sama, Synopsys memasarkan topdown desain metodologinya menggunakan verilog. Ini adalah kombinasi yang kuat pada sekitar tahun 1990-an. Walaupun standarisasi tekanan pada akhirnya menyebabkan industri bergeser ke bahasa VHDL.

Pemograman Verilog

Verilog adalah sebuah bahasa yang termasuk HARDWARE DESCRIPTION LANGUAGE (HDL). Dimana bahasa yang digunakan untuk menggambarkan sistem digital pada suatu perangkat keras. Verilog memungkinkan desainer untuk merancang sebuah desain dalam dua metodologi, yaitu Bottom-up dan top-down metodologi.

• Buttom-Up Design setiap desain dilakukan pada level gerbang menggunakan gerbang dasar standar.
• Top-Down Design gaya desain yang hampir selalu dipakaidari semua desainer program verilog.

Verilog mendukung desain pada berbagai tingkat abstraksi yaitu :

• Behavorial Level (Tingkat perilaku) tingkat ini menggambarkan sebuah sistem menggunakan algoritma bersamaan (perilaku).
• Register-Transfer Level (RTL) desain menggunakan RTL menentukan karakteristik rangkaian dari operasi dan transfer data antar register.
• Gate Level dalam tingkat logika karakteristik dari sistem dijelaskan oleh logis link dan sifat waktu sistem atau semua sinyal diskrit sistem.
• Simulasi adalah proses verifikasi karakteristik fungsional model pada setiap tingkat abstraksi.
• Sintesis adalah proses dimana desain alat seperti compiler atau Synplity mengambil RTL di Verilog atau VHDL.
• Verilog HDL Syntax and Semantics Konvensi leksikal dasar yang digunakan oleh verilog HDL serupa dengan yang dipemograman bahasa C.
  
• Identifien adalah nama yang digunakan untuk memberikan suatu objek.

REFERENSI
-Modul Praktikum FPGA