VHDL

VHDL merupakan salah satu jenis bahasa HDL yang digunakan untuk mendeskripsikan berbagai fungsi rangkaian digital seperti FPGA (Field-programmable Gate Arrays), Gerbang logika, Flip-flop, dan sebagainya. VHDL juga bisa digunakan sebagai bahasa pemrograman untuk simulasi rangkaian dari komponen-komponen digital. HDL (Hardware Description Language) digunakan perancang perangkat keras (hardware) untuk menuliskan sifat, sinyal dan fungsionalitas deskripsi berbasis hardware dari suatu rangkaian. Pendekatan transistor digunakan oleh perancang yang bekerja pada tingkat gerbang (gate level) dan transistor. Perancang mengaplikasikan rancangannya dalam software pada tingkat abstraksi yang lebih tinggi. Metodologi ini dipadukan dengan tool sintesis untuk menterjemahkan dan mengoptimalkan deskripsi dari suatu rancangan. Mesin sintesis digunakan untuk memetakan rancangan bagian fisik, seperti application specific integrated circuit (ASIC) atau field programmable gate array (FPGA). Meskipun kemampuan fitur yang terdapat pada pendekatan ini mampu digunakan, namun hardware description language (HDL) belum dapat diterima secara luas karena banyak rancangan yang menggunakan ukuran dan kompleksitas rancangan dapat diselesaikan menggunakan masukan skematik dan banyak perancang kurang mengenal HDL.

VHDL adalah kemampuannya untuk menggunakan gabungan level dari model yang memiliki arsitektur yang berbeda. VHDL dan secara praktis digunakan bersama oleh rancangan multi-level dalam VHDL. Pembagian sebuah model ke dalam beberapa bagian juga merupakan keunggulan lain dari VHDL. Misalnya, bagian Interface dan bagian Behaviour. Bagian-bagian tersebut adalah pendekatan praktis yang luar biasa untuk bentuk model yang memiliki Multiple  Behaviour dalam sebuah Interface.

Ada beberapa dasar-dasar serta teknik penulisan kode pada VHDL. Beberapa diantaranya adalah :

• Entity
• Architechture
• Basic Type Variables And Operator
• Decision
• Loops, dsb.

REFERENSI
https://id.wikipedia.org/wiki/VHDL
Modul Praktikum FPGA